    高性能FPGA時序分析與設計技術高級培訓

主題1：FPGA和FPGA數(shù)字系統(tǒng)
學習目標:
很多FPGA設計者長期處于高不成、低不就的狀態(tài)，很難在設計能力上進一步提高。

主題１帶領學員從更高和更低的層次上去理解FPGA數(shù)字系統(tǒng)的設計問題。在更高的層次上，理解模擬系統(tǒng)與數(shù)字系統(tǒng)的關系，

理解軟件與硬件的關系。在更低的層次上，掌握FPGA器件結構和技術特點，

掌握FPGA軟硬件協(xié)同系統(tǒng)設計工具鏈，學習加法、乘法和濾波器的FPGA實現(xiàn)結構。

主題1實質上是對FPGA結構資源、設計流程和設計工具的歸納、總結與升華，使學習者透過表面現(xiàn)象看到FPGA技術的實質，

從而為掌握FPGA高級設計技術，實現(xiàn)復雜系統(tǒng)打下基礎。

主題2：FPGA時序設計與時序分析

學習目標:

FPGA數(shù)字系統(tǒng)設計實質上是一個同步時序系統(tǒng)的設計，深入理解掌握時序的概念，并能使用時序約束工具和分析工具對設計進行正確約束和分析，

是實現(xiàn)高性能系統(tǒng)的重要保證。

主題２重點學習時序概念以及設計和分析原理，以及如何使用時序約束工具和分析工具對FPGA數(shù)字系統(tǒng)的運算性能和I/O性能進行管理，

從而滿足設計要求。

7.3 主題3：面向時序性能的FPGA代碼設計與綜合技術

7.3.1 學習目標

高性能設計的三要素：

(1)盡量利用專用資源；

(2)高效的代碼技術；

(3)合理使用綜合工具。所有高端FPGA綜合工具（如Synplify和Xilinx XST）通常不允許推譯好、新的FPGA資源（如DSP48E、BRAM等）。

綜合工具廠商很難跟上FPGA資源的快速發(fā)展，不能指望綜合工具能夠推譯構建出所有的功能。

因此，良好的代碼描述以及正確使用綜合工具是設計高性能系統(tǒng)的重要保證。

在主題4中，將學習Spartan-

3、Virtex

-4、Virtex

-5 和Virtex

-6系列FPGA的代碼優(yōu)化設計和綜合技術，以達到提高設計性能，節(jié)省器件資源的目的。

7.4 主題4：FPGA新資源

7.4.1 學習目標

高性能設計的三要素：

(1)盡量利用專用資源；

(2)高效的代碼技術；

(3)合理使用綜合工具。

Xilinx Virtex4/5/6 FPGA芯片是目前先進的可編程邏輯器件。

主題3介紹Virtex4/5/6提供的新資源和新設計方法，特別是時鐘系統(tǒng)和I/O系統(tǒng)的設計方法和設計技巧。

7.5 主題5：FPGA高速I/O接口設計

7.5.1學習目標

FPGA片內工作頻率可以達到500MHz，并且具有強大的并行處理能力，而芯片間接口速度已經(jīng)成為高性能系統(tǒng)的瓶頸。

高速系統(tǒng)主要有三種時鐘結構，即全局時鐘系統(tǒng)、源同步時鐘系統(tǒng)和自同步時鐘系統(tǒng)。

本節(jié)重點學習源同步時鐘技術的原理和應用，并有大量實例分析。

學員將從理論和實踐兩個方面深入理解源同步技術在高速接口技術中的應用，

學習使用靜態(tài)時序分析工具分析高速接口的時序問題，學習使用源同步技術和源同步資源解決高速接口的時序問題。