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培訓(xùn)對象：

從事模擬/數(shù)字/混合/RF IC，MEMS，存儲器和平板顯示相關(guān)的設(shè)計、制造和表征的工程師及管理者。半導(dǎo)體器件，集成電路設(shè)計和一般電子系統(tǒng)領(lǐng)域的教師和學(xué)生。

課程背景:

靜電放電（ESD）現(xiàn)象在半導(dǎo)體行業(yè)中是普遍存在的。它隨時可能發(fā)生在半導(dǎo)體器件和集成電路的制作、測試、封裝直到用戶使用的任何過程中。近期美國公布了涉及10多個行業(yè)因靜電放電造成的損失調(diào)查結(jié)果，平均每年的直接經(jīng)濟(jì)損失高達(dá)200多億美元，僅電子工業(yè)部門每年因靜電危害損壞電子元器件的損失就高達(dá)100多億美元。每年因靜電擊穿而造成失效的芯片占總失效芯片的35%。ESD的保護(hù)變得越來越重要。


隨著深亞微米及納米級IC工藝的發(fā)展和射頻、高速集成電路產(chǎn)品的開發(fā)，靜電放電現(xiàn)象的破壞力日益增強(qiáng)。傳統(tǒng)的二極管靜電保護(hù)方法，已經(jīng)不能滿足業(yè)界對靜電防護(hù)標(biāo)準(zhǔn)的要求。如何保護(hù)集成電路不被靜電擊穿，已成為各半導(dǎo)體代工企業(yè)越來越重視的問題。靜電放電防護(hù)設(shè)計也成為集成電路設(shè)計企業(yè)要重點解決的一個關(guān)鍵問題，

課 程 大 綱

第 一 階 段

芯片上ESD防護(hù)設(shè)計基礎(chǔ)

一．ESD防護(hù)的基本模型
1. HBM模型
2. MM模型
3. CDM模型
4.IEC簡化模型5.其他模型

二．ESD測試及標(biāo)準(zhǔn)

1. ESD測試標(biāo)準(zhǔn)簡介和分類
2. HBM模式測試方法與測試儀器
3. MM模式測試方法與測試儀器
4. CDM模式測試方法與測試儀器
5.TLP的測試方法與測試儀器
6.電子槍放電的測試方法與測試儀器

三．常用的ESD防護(hù)的器件

1.二極管及二極管串設(shè)計及建模
2.三極管及場氧器件設(shè)計及建模
3.MOS管及其相關(guān)設(shè)計設(shè)計及建模
4.晶閘管及其相關(guān)設(shè)計設(shè)計及建模

四、系統(tǒng)級和電路板級ESD防護(hù)電路設(shè)計

1.ESD需求指標(biāo)的設(shè)定
2.IC輸入/輸出端的ESD防護(hù)電路
3.混合信號IC的ESD防護(hù)電路。
4.全芯片級ESD防護(hù)的設(shè)計
5.IC電路布線布局優(yōu)化6.電路板級ESD防護(hù)的設(shè)計。

第 二 階 段

納米集成電路上ESD防護(hù)設(shè)計

一、晶閘管類ESD防護(hù)器件設(shè)計

1. 晶閘管ESD防護(hù)器件工作機(jī)理以及晶閘管類器件設(shè)計可能出現(xiàn)的問題。
2. 對不同種類晶閘管器件結(jié)構(gòu)的回顧。
3. 晶閘管的標(biāo)準(zhǔn)化設(shè)計方法論。
4. 晶閘管器件直流和混合模式的TCAD仿真

二、鉗位單元設(shè)計

1. CMOS工藝中關(guān)鍵ESD元件設(shè)計。
2. 以可控方式泄放ESD電荷的鉗位單元設(shè)計。
3. 影響ESD防護(hù)性能的設(shè)計因素考慮。

三、 CDM模式ESD的設(shè)計及測試研究

1.VF-TLP與TLP測試原理
2.常用開啟速度測試方法
3.利用TLP測試器件的開始速度
4.不同器件的開啟速度的評估

四 CAD仿真工具在ESD防護(hù)設(shè)計中的應(yīng)用

1. SPICE電路級仿真與器件建模的研究進(jìn)展
2. 工藝器件級TCAD仿真的應(yīng)用

五、射頻集成電路的ESD設(shè)計

1. 射頻ESD簡介。
2. 射頻ESD測試專題。
3. 射頻ESD防護(hù)建模。
4. 射頻ESD 防護(hù)設(shè)計。
5. 射頻功能完整性的ESD優(yōu)化。
6. 利用工藝仿真器和器件仿真器來進(jìn)行射頻ESD輔助設(shè)計。

六、實際案例分析

1、常用的基于晶閘管(SCR)的靜電放電(ESD)防護(hù)電路
2、柵輔助觸發(fā)的高性能晶閘管(SCR)的靜電放電(ESD)防護(hù)電路
3、空間對稱結(jié)構(gòu)的高性能晶閘管(SCR)的靜電放電(ESD)防護(hù)電路