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　　　　　　　　　　　　SystemVerilog Testbench培訓班
   課程對象
本課程適合于使用SystemVerilog進行科研和IC驗證的具有初/中級水平的學生和工程師，也適合于有志于從事IC驗證工作，期望進入IC驗證領(lǐng)域的相關(guān)人員。參加學習的學員需要具有數(shù)字電路的基礎(chǔ)知識并掌握數(shù)字邏輯仿真技術(shù)，即可完成本課程的學習。
   課程背景
SystemVerilog驗證是針對數(shù)字電路驗證技術(shù)初/中級學員的課程，是數(shù)字電路驗證工程師必須掌握的一項基本技能。該課程不僅是對SystemVerilog的語法描述，更重要的是對SystemVerilog OOP技術(shù)的理論和用法的歸納，總結(jié)和升華，通過SystemVerilog驗證課程的學習可以快速成為一名合格的IC驗證工程師，構(gòu)建基于SystemVerilog語言的Testbench，熟練掌握驗證流程和驗證工作規(guī)劃，進而為掌握IC高級驗證技術(shù)打下堅實的基礎(chǔ)。
   班級規(guī)模及環(huán)境--熱線:4008699035 手機:15921673576/13918613812( 微信同號)
       堅持小班授課，為保證培訓效果，增加互動環(huán)節(jié)，每期人數(shù)限3到5人。
   上課時間和地點
上課地點：【上海】：同濟大學(滬西)/新城金郡商務(wù)樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】：北京中山/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領(lǐng)館區(qū)1號（中和大道） 【沈陽分部】：沈陽理工大學/六宅臻品 【鄭州分部】：鄭州大學/錦華大廈 【石家莊分部】：河北科技大學/瑞景大廈 【廣州分部】：廣糧大廈 【西安分部】：協(xié)同大廈
近開課時間(周末班/連續(xù)班/晚班）：SystemVerilog Testbench培訓班：2025年8月18日...直播、現(xiàn)場培訓皆可....用心服務(wù)..........--即將開課--...............................(歡迎您垂詢，視教育質(zhì)量為生命！)
   實驗設(shè)備
　    ☆資深工程師授課

        
        ☆注重質(zhì)量
        ☆邊講邊練
        ☆合格學員免費推薦工作

        

        專注高端培訓17年，曙海提供的課程得到本行業(yè)的廣泛認可，學員的能力
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   新優(yōu)惠
       ◆在讀學生憑學生證，可優(yōu)惠500元。
   質(zhì)量保障

        1、培訓過程中，如有部分內(nèi)容理解不透或消化不好，可免費在以后培訓班中重聽；
        2、課程完成后,授課老師留給學員手機和Email,保障培訓效果,免費提供半年的技術(shù)支持。
        3、培訓合格學員可享受免費推薦就業(yè)機會。
　　　　　　　　　　　　　SystemVerilog Testbench培訓班

 
Overview
????? In this hands-on workshop, you will learn how to develop a VMM SystemVerilog test environment structure which can implement a number of different test cases with minimal modification. Within this VMM environment structure, you will develop stimulus factories, check and coverage callbacks, message loggers, transactor managers, and data flow managers. Once the VMM environment has been created, you will learn how to easily add extensions for more test cases.
????? After completing the course, you should have developed the skills to write a coverage-driven random stimulus based VMM testbench that is robust, re-useable and scaleable.
Objectives
At the end of this workshop the student should be able to:
  • Develop an VMM environment class in SystemVerilog
  • Implement and manage message loggers for printing to terminal or file
  • Build a random stimulus generation factory
  • Build and manage stimulus transaction channels
  • Build and manage stimulus transactors
  • Implement checkers using VMM callback methods
  • Implement functional coverage using VMM callback methods
Audience Profile
????? Design or Verification engineers who develop SystemVerilog testbenches using VMM base classes
Prerequisites
????? To benefit the most from the material presented in this workshop, students should:
Have taken the SystemVerilog Testbench workshop
OR
  • Generating OpenVera testbench templates
  • Creating/Using OpenVera Virtual Ports
  • Developing testbench components as OOP classes
  • Creating Coverage Group for functional coverage
Course Outline
1
  • SystemVerilog class inheritance review
  • VMM Environment
  • Message Service
  • Data model
2
  • Stimulus Generator/Factory
  • Check & Coverage
  • Transactor Implementation
  • Data Flow Control
  • Scenario Generator
  • Recommendations
 
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.(2014年7月11)............................................................................................
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